Hermit Crab CraigVerijit - Up to 100x faster Verilog simulation than Verilator. #hdl #verilog #rtl #eda #verification
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verijitHi! We build fast verilog simulators using just in time compilation. Our simulator outperforms existing verilog simulators by up to x100. verijit is a project by @cfbolz and @CanLehmann.
Check out out demo video here: https://www.youtube.com/watch?v=PXgUsEjvAOY
Verijit – Up to 100x faster Verilog simulation
Can LehmannI can finally talk about what I did during the last year! In collaboration with @cfbolz we developed a Verilog simulator called verijit based on meta-tracing just in time compilers. The results are pretty crazy: verijit is up to 100x faster than verilator for simulating processors.
You can follow us on Mastodon @verijit
We have a neat mandelbrot demo below:
Verijit – Up to 100x faster Verilog simulation
HabrМост для ко-симуляции в Icarus Verilog и NGSpice
Автор: Cyberflex (по мотивам реальной разработки бриджа для Ко-симуляции " MixFighter" ) Как мы сделали мост между Icarus Verilog и NGSpice: две разных реализации архитектуры.
https://habr.com/ru/articles/1023270/
#IcarusVerilog #SPICE #NGSPIice #Cosimulation #Mixed_simulation #asic #verilog #netlist
wenzellabs
Timothy Nibert
GripNews🌘 VHDL 的核心瑰寶：論其如何維護確定性
➤ 從 Delta Cycle 看 VHDL 與 Verilog 的本質區別
✤ https://www.sigasi.com/opinion/jan/vhdls-crown-jewel/
本文深入剖析了硬體描述語言（HDL）中一個關鍵的設計哲學差異。作者將 VHDL 的「Delta Cycle」（增量週期）演算法譽為該語言的皇冠明珠，並解釋了為何該機制能確保模擬結果的確定性。相較之下，Verilog 因缺乏類似的嚴格分階段處理機制，導致在處理併發事件時容易出現非確定性的結果。作者認為，VHDL 通過將信號更新與流程評估強制分離，以極低的成本解決了併發設計中的核心問題。
+ 這篇文章精準地擊中了 Verilog 使用者的痛點。非阻塞賦值的確經常被誤用，而 VHDL 的這種嚴謹性確實讓大型複雜系統的模擬更具可靠性。
+ 很喜歡這種深入底層邏輯的分析。雖然現在 EDA 工具越來越強大，但理解 Delta Cycle 對於除錯模擬中的奇異現象（race conditions）仍然至
#HDL 設計 #VHDL #Verilog #數位電路模擬
➤ 從 Delta Cycle 看 VHDL 與 Verilog 的本質區別
✤ https://www.sigasi.com/opinion/jan/vhdls-crown-jewel/
本文深入剖析了硬體描述語言（HDL）中一個關鍵的設計哲學差異。作者將 VHDL 的「Delta Cycle」（增量週期）演算法譽為該語言的皇冠明珠，並解釋了為何該機制能確保模擬結果的確定性。相較之下，Verilog 因缺乏類似的嚴格分階段處理機制，導致在處理併發事件時容易出現非確定性的結果。作者認為，VHDL 通過將信號更新與流程評估強制分離，以極低的成本解決了併發設計中的核心問題。
+ 這篇文章精準地擊中了 Verilog 使用者的痛點。非阻塞賦值的確經常被誤用，而 VHDL 的這種嚴謹性確實讓大型複雜系統的模擬更具可靠性。
+ 很喜歡這種深入底層邏輯的分析。雖然現在 EDA 工具越來越強大，但理解 Delta Cycle 對於除錯模擬中的奇異現象（race conditions）仍然至
#HDL 設計 #VHDL #Verilog #數位電路模擬
Flux
Hacker NewsA Verilog to Factorio Compiler and Simulator (Working RISC-V CPU)
https://github.com/ben-j-c/verilog2factorio
#HackerNews #Verilog #Factorio #Compiler #RISC-V #CPU #Simulation #OpenSource
PipelineCFun in the frequency domain 🤓 Camera pointed at it's own display also showing audio FFT for cool glitchy visualizer effect. Video processing all done in PipelineC hardware. And how?
https://github.com/JulianKemmerer/PipelineC/wiki/Example:-Video-Pipelines
#hardware #fpga #dsp #rtl #hdl #hls #verilog #vhdl #pipelinec