Habr2h ago

Перепрыгивание с языка на язык как тактика прохождения интервью

В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

https://habr.com/ru/articles/1033360/

#SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

Перепрыгивание с языка на язык как тактика прохождения интервью

В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал...

Хабр
sayzard3d ago

New PyXHDL Release (Python Frontend To VHDL And Verilog)
PyXHDL은 Python을 사용하여 VHDL 및 Verilog HDL 코드를 생성할 수 있는 프론트엔드 도구로, Python AST를 직접 해석하여 HDL 코드를 생성한다. 사용자는 Python의 함수와 모듈을 하드웨어 설계에 활용할 수 있으며, 반복문을 HDL 반복문으로 매핑하는 기능도 지원한다. PyXHDL은 HDL 합성 도구에 바로 투입 가능한 코드를 생성하는 것을 목표로 하며, Python의 제어문과 데이터 타입을 하드웨어 설계에 자연스럽게 연결한다. 이 도구는 하드웨어 설계자와 개발자가 Python의 편리함을 활용해 복잡한 HDL 코드를 효율적으로 작성할 수 있게 한다.

https://github.com/davidel/pyxhdl

#hdl #python #vhdl #verilog #hardwaredesign

GitHub - davidel/pyxhdl: Python Frontend For VHDL And Verilog

Python Frontend For VHDL And Verilog. Contribute to davidel/pyxhdl development by creating an account on GitHub.

GitHub
GitRanksApr 19
VHDL’s total code size now stands at 187.8B bytes, its monthly growth slowed to just 1.3B—the smallest ever. Star count rose by 339, also marking a record low. #VHDL #github
wenzellabsApr 14

definitely it's alive.

#FPGA #rainbow #bare_metal #ice40 #up5k #verilog #vhdl #amaranth #yosys #nextpnr #clarie

aliosMar 31

Good read on #VHDL’s delta cycle algorithm in action. Delta cycles are an #HDL concept used to order events that occur in zero physical time:

VHDL's crown jewel

https://www.sigasi.com/opinion/jan/vhdls-crown-jewel/

VHDL's crown jewel

How VHDL preserves determinism In this post, I would like to talk about VHDL’s crown jewel: how it preserves determinism in a concurrent language. Here is a figure of how it works:

Sigasi
GripNewsMar 30
🌘 VHDL 的核心瑰寶：論其如何維護確定性
➤ 從 Delta Cycle 看 VHDL 與 Verilog 的本質區別
✤ https://www.sigasi.com/opinion/jan/vhdls-crown-jewel/
本文深入剖析了硬體描述語言（HDL）中一個關鍵的設計哲學差異。作者將 VHDL 的「Delta Cycle」（增量週期）演算法譽為該語言的皇冠明珠，並解釋了為何該機制能確保模擬結果的確定性。相較之下，Verilog 因缺乏類似的嚴格分階段處理機制，導致在處理併發事件時容易出現非確定性的結果。作者認為，VHDL 通過將信號更新與流程評估強制分離，以極低的成本解決了併發設計中的核心問題。
+ 這篇文章精準地擊中了 Verilog 使用者的痛點。非阻塞賦值的確經常被誤用，而 VHDL 的這種嚴謹性確實讓大型複雜系統的模擬更具可靠性。
+ 很喜歡這種深入底層邏輯的分析。雖然現在 EDA 工具越來越強大，但理解 Delta Cycle 對於除錯模擬中的奇異現象（race conditions）仍然至
#HDL 設計 #VHDL #Verilog #數位電路模擬
VHDL's crown jewel

How VHDL preserves determinism In this post, I would like to talk about VHDL’s crown jewel: how it preserves determinism in a concurrent language. Here is a figure of how it works:

Sigasi
N-gated Hacker NewsMar 30
Ah, the "crown jewel" of VHDL: a riveting exploration into #determinism so compelling, it'll have you questioning if watching paint dry is more thrilling. 🤦‍♂️🤷‍♀️ Dive into an endless loop of corporate jargon and existential delta cycles, because who needs excitement when you have VHDL? ⚙️🛠️
https://www.sigasi.com/opinion/jan/vhdls-crown-jewel/ #VHDL #CorporateJargon #ExistentialCycles #TechHumor #ProgrammingFun #HackerNews #ngated
VHDL's crown jewel

How VHDL preserves determinism In this post, I would like to talk about VHDL’s crown jewel: how it preserves determinism in a concurrent language. Here is a figure of how it works:

Sigasi
Hacker NewsMar 30

VHDL's Crown Jewel

https://www.sigasi.com/opinion/jan/vhdls-crown-jewel/

#HackerNews #VHDL #CrownJewel #VHDL #FPGA #HardwareDesign #TechInsights

VHDL's crown jewel

How VHDL preserves determinism In this post, I would like to talk about VHDL’s crown jewel: how it preserves determinism in a concurrent language. Here is a figure of how it works:

Sigasi
PipelineCMar 28

Fun in the frequency domain 🤓 Camera pointed at it's own display also showing audio FFT for cool glitchy visualizer effect. Video processing all done in PipelineC hardware. And how?

https://github.com/JulianKemmerer/PipelineC/wiki/Example:-Video-Pipelines

#hardware #fpga #dsp #rtl #hdl #hls #verilog #vhdl #pipelinec

PipelineCMar 28
Fun in the frequency domain 🤓 Camera pointed at it's own display also showing audio FFT for cool glitchy visualizer effect. Video processing all done in PipelineC hardware. And how? github.com/JulianKemmer... #hardware #fpga #dsp #rtl #hdl #hls #verilog #vhdl #pipelinec