Mastodawn

🗓️ Verification Academy Live BRNO
May 21 2026 in Brno, Czech Republic

Three main topics on the table:
- Questa One & faster verification closure
- Static/formal verification
- AI in verification workflows

In-person only. Brno University of Technology, Bozetechova, Room A112.

https://verificationacademy.com/topics/verification-academy-live/brno-university-of-technology/

#QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

Verification Academy Live BRNO University of Technology

Verification Academy Live BRNO will explore the latest trends shaping modern functional verification and how new techniques are redefining productivity, scalability, and confidence in complex designs. Thursday, May 21, 2026 | 9:00 AM - 3:15 PM CESTLocationBRNO University of TechnologyBozetechova 1st Floor, A112612 00 BrnoCzech Republic+420 5 4114 1144

Verification Academy

Habr 25+1d ago

Перепрыгивание с языка на язык как тактика прохождения интервью

В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

https://habr.com/ru/articles/1033360/?utm_source=habrahabr&utm_medium=rss&utm_campaign=1033360

#SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

Перепрыгивание с языка на язык как тактика прохождения интервью

В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал...

Хабр

Habr 2d ago

Перепрыгивание с языка на язык как тактика прохождения интервью

В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

https://habr.com/ru/articles/1033360/

#SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

Перепрыгивание с языка на язык как тактика прохождения интервью

В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал...

Хабр

Habr Apr 22

Как ускорить верификацию: советы для инженеров и менеджеров аппаратной разработки

Привет, Хабр! Меня зовут Алина, я руковожу группой модульной верификации в YADRO. Свой путь в отрасли я начинала со схемотехники и разработки RTL под FPGA. На Хабре даже есть моя статья про использование опций синтеза в Vivado, написанная еще до того, как различные стратегии на основе AI стали нормой. В черновиках лежит вторая часть той статьи, где я делаю вид, что понимаю математику, которая лежит в основе синтеза цифровой схемы из RTL :) Однако тот текст так и остался черновиком, а я ушла в верификацию и работаю в ней уже больше шести лет. Скорость верификации IP-компонентов зависит не только от верификаторов. Чтобы ее увеличить, ряд полезных практик в свою работу могут внедрить и соседние команды — управления проектами, RTL-дизайна и архитектуры. Далее в статье я такими практиками поделюсь.

https://habr.com/ru/companies/yadro/articles/1026312/

#rtl #asic #asic_design #fpga #verification #verilog #systemverilog

Как ускорить верификацию: советы для инженеров и менеджеров аппаратной разработки

Привет, Хабр! Меня зовут Алина, я руковожу группой модульной верификации в YADRO . Свой путь в отрасли я начинала со схемотехники и разработки RTL под FPGA. На Хабре даже есть моя статья про...

Хабр

Habr Apr 21

О преподавательских работах в Азербайджане, с фотографиями

Получил письмо от декана азербайджанского университета ADA University в Баку с просьбой распостранить информацию, что они нанимают большое количество преподавателей. Декан кстати из России, уроженец Дагестана. В университете у них висят портреты как западных деятелей, так и российских - Чехова, Менделеева итд. Многие из преподавателей - азербайджанцы, которые ездили учиться в США и вернулись поднимать родину. Но есть и много иностранцев. Из студентов процентов 70% владеют русским, но 30% не владеют, плюс есть толика иностранных студентов, поэтому официальный язык всего английский. Но во время моего семинара два года назад мы переходили на русский по необходимости, как и разумеется студенты говорят на азербайджанском друг с другом и владеющим азербайджанским преподавателям.

https://habr.com/ru/articles/1026202/

#семинары #Баку #ADA_University #SystemVerilog #Азербайджан #работа_за_границей #преподавание #fpga #бриллиантовая_рука #cyber_security

О преподавательских работах в Азербайджане, с фотографиями

Получил письмо от декана азербайджанского университета ADA University в Баку с просьбой распостранить информацию, что они нанимают большое количество преподавателей. Декан кстати из России, уроженец...

Хабр

Habr Apr 21

Чип размером с приусадебный участок

Может начать рисовать комиксы против проповедников ИИ, которые говорят "не смотри в генерируемый код, просто проверяй его в тестовом стенде"? Ниже первый эксерсиз. ИИ не поняло как контролировать поток данных, поэтому оно сделало внутри сгенеренного им дизайна гиганскую очередь, которая сохраняла просто напросто все транзакции которые поступали от теста, и потом их по ходу дела использовало. В тесте было около 10 тысяч транзакций. Я удвоил их количество - все тут же взорвалось - переполнение очереди - утеря данных - ошибка проверки против написанной вручную транзакционной модели. А ведь если поставить такой блок в реальное устройство, там накрутится за полчаса триллион транзакций (гигагерц - миллиард в секунду - умножить на 20 минут по 60 секунд = 1200 миллиардов). Это что же - поставить в чип двести триллионов D-триггеров для flop-based FIFO которое оно сгенерило? А если рассматривать худший сценарий работы за сутки - ставить квадриллион D-триггеров? Это чип размером с приусадебный участок. Сделал в LinkedIn пост на английском:

https://habr.com/ru/articles/1024812/

#AI #ML #SystemVerilog #FIFO #приколы_про_ИИ #ASIC #FPGA #flow_control_unit #hftтрейдинг

Чип размером с приусадебный участок

Может начать рисовать комиксы против проповедников ИИ, которые говорят "не смотри в генерируемый код, просто проверяй его в тестовом стенде"? Ниже первый эксерсиз. ИИ не поняло как контролировать...

Хабр

Gray Beard Mar 27

SystemLisp - an HDL simulator written in Common Lisp

https://github.com/systemlisp

#lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

systemlisp - Overview

An experimental HDL simulator written in Common Lisp focused on interactive and extensible hardware design and verification. - systemlisp

GitHub

Habr 25+Mar 17

Выступил отрицателем AI на конференции SNUG Silicon Valley

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

https://habr.com/ru/articles/1010978/?utm_source=habrahabr&utm_medium=rss&utm_campaign=1010978

#SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

Выступил отрицателем AI на конференции SNUG Silicon Valley

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции...

Хабр

Habr Mar 16

Выступил отрицателем AI на конференции SNUG Silicon Valley

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

https://habr.com/ru/articles/1010978/

#SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

Выступил отрицателем AI на конференции SNUG Silicon Valley

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции...

Хабр

Icepi Zero Bot Mar 7

@[email protected] asked

Sucess!

UtilizationCellUsedAvailableUsage DCCA2563.6% EHXPLLL1250% MULT18X18D32810.7% TRELLIS_COMB125052428851.5% TRELLIS_FF145242880.6% TRELLIS_IO101975.1% TRELLIS_RAMW1200303639.5%
TimingClockAchievedConstraint $glbnet$clkp31.01 MHz25 MHz $glbnet$clkt277.32 MHz250 MHz
Code

module my_code #(
parameter int WIDTH = 640,
parameter int HEIGHT = 480,
parameter int CONSOLE_COLUMNS = WIDTH / 8,
parameter int CONSOLE_ROWS = HEIGHT / 8
)(
input logic clk,
input logic rst,
input int px,
input int py,
input logic hsync,
input logic vsync,
input int col,
input int row,
output int char,
output logic [23:0] foreground_color,
output logic [23:0] background_color
);
// version 2.0
// Fire resolution: 80x60 â scaled to 640x480
localparam int FW = 80;
localparam int FH = 60;
logic [7:0] fire[FH-1:0][FW-1:0];
logic old_vsync;
logic [7:0] lfsr;
// length of div slows frequency of sparks
logic [4:0] spark_div;
logic updating;
logic [6:0] ux;
logic [5:0] uy;
assign char = 0;
assign foreground_color = 24'hFFFFFF;
// Scale VGA pixel to fire coordinates
wire [6:0] fx = px[9:3]; // /8 â 0..79
wire [5:0] fy = py[9:3]; // /8 â 0..59
wire [7:0] v = fire[fy][fx];
// Map intensity to flame color: red dominant, green half, blue low
assign background_color = {v, v >> 1, v >> 3};
integer x,y;
always_ff @(posedge clk) begin
if (rst) begin
old_vsync <= 0;
updating <= 0;
ux <= 0;
uy <= 0;
spark_div <= 0;
lfsr <= 8'hA5;
// for (y=0; y<FH; y=y+1)
// for (x=0; x<FW; x=x+1)
// fire[y][x] <= 0;
end else begin
// start update on vsync rising edge (enter VBLANK)
if (vsync && !old_vsync) begin
updating <= 1;
ux <= 0;
uy <= 0;
end
// scroll fire upward across many clocks
if (updating) begin
// slight decay based on lsb of x coordinate times 2
fire[uy][ux] <= fire[uy+1][ux] - (ux & 1)<<1;
if (ux == FW-1) begin
ux <= 0;
if (uy == FH-2) begin
updating <= 0;
uy <= 0;
end else begin
uy <= uy + 1;
end
end else begin
ux <= ux + 1;
end
end
// bottom sparks (slow, only when not updating)
if (vsync && !old_vsync && !updating) begin
spark_div <= spark_div + 1;
if (!spark_div) begin
lfsr <= {lfsr[6:0],
lfsr[7]^lfsr[5]^lfsr[4]^lfsr[3]};
fire[FH-1][lfsr[6:0]] <= 8'hFF;
end
end
old_vsync <= vsync;
end
end
endmodule

#FPGA #Icepi-Zero #HDL #SystemVerilog