SciPost PhysicsMar 3

New #openaccess publication #SciPost #Physics #Codebases

QDFlow: A Python package for physics simulations of quantum dot devices

Donovan L. Buterakos, Sandesh S. Kalantre, Joshua Ziegler, Jacob M. Taylor, Justyna P. Zwolak

Paper:
SciPost Phys. Codebases 65 (2026)
https://scipost.org/SciPostPhysCodeb.65

QDFLow-v1.0:
SciPost Phys. Codebases 65-r1.0 (2026)
https://scipost.org/SciPostPhysCodeb.65-r1.0

#NIST #UMCP #SU #AxI

JCMFeb 9

Hardware Decelerator


#FPGA #SoC #PolarFire #VHDL #AXI
JCMDec 5

OMG OMG OMG AXI DMA works :D


#FPGA #DMA #AXI #Beagle-V-Fire #RISC-V
HabrNov 12

Шпаргалка по AXI: Краткое описание интерфейса

Обзор интерфейса AMBA AXI на основе Introduction to AXI. Может быть полезным тем, кто хочет быстро понять основные его фишки.

https://habr.com/ru/articles/965524/

#axi #для_чайников #axi4 #interface #amba #spec #specification #verilog #fpga #soc

Шпаргалка по AXI: Краткое описание интерфейса

Любой прочитавший эту статью Привет, Хабр! Недавно я начал изучать такой интерфейс, как AXI, и столкнулся с тем, что нигде нет достаточно короткого описания, что в нем должно быть, и за что отвечают...

Хабр
Milani CasoMay 7, 2025
Pros and Cons of #Axi #Select https://www.semanarioregionaldenoticias.com/pros-and-cons-of-axi-select/
Pros and Cons of Axi Select - Semanario Regional de Noticias

Axi Select is a proprietary trading firm that allows traders to access capital and trade in financial markets—primarily forex, futures,…

Semanario Regional de Noticias
ASX Mkt. SensitiveApr 29, 2025
Axiom Properties ( #AXI ) has released " Quarterly Activities/Appendix 4C Cash Flow Report " on Tue 29 Apr at 16:42 AEST #tax #government #Australia #Strategy #live
https://grafa.com/asset/axiom-properties-ltd-703-axi.asx?utm_source=asxmktsensitive&utm_medium=mastodon&utm_campaign=axi.asx
Axiom Properties share price

Axiom Properties (ASX:AXI) is an asset listed on the ASX, and part of the Real Estate sector. Grafa’s asset page shows Axiom Properties’s share price, chart, tr

Grafa
Habr 25+Apr 14, 2025

Затолкаем братцы!!! UART Lite через PCIe прямиком в Linux: драйвер за вечер (почти)

Что если можно было бы подключить своё AXI-устройство на FPGA к Linux через PCIe за вечер? В этой статье рассказываю, как написать драйвер для UARTLite через XDMA, собрать свою TTY и начать работать с GPS прямо из терминала! Залетай, что смотришь....

https://habr.com/ru/articles/900644/

#fpga #linux #linux_kernel #uart #pcie #tty #axi #vivado #embedded #driver

Затолкаем, братцы!!! UART Lite через PCIe прямиком в Linux: драйвер за вечер (почти)

Иногда самые простые задачи превращаются в мини-приключения. Например, когда вам нужно подключить UARTLite на FPGA к Linux через PCIe. Кажется, ну что там? Пару регистров, пара прерываний… А на деле —...

Хабр
HabrApr 14, 2025

Затолкаем братцы!!! UART Lite через PCIe прямиком в Linux: драйвер за вечер (почти)

Что если можно было бы подключить своё AXI-устройство на FPGA к Linux через PCIe за вечер? В этой статье рассказываю, как написать драйвер для UARTLite через XDMA, собрать свою TTY и начать работать с GPS прямо из терминала! Залетай, что смотришь....

https://habr.com/ru/articles/900644/

#fpga #linux #linux_kernel #uart #pcie #tty #axi #vivado #embedded #driver

Затолкаем, братцы!!! UART Lite через PCIe прямиком в Linux: драйвер за вечер (почти)

Иногда самые простые задачи превращаются в мини-приключения. Например, когда вам нужно подключить UARTLite на FPGA к Linux через PCIe. Кажется, ну что там? Пару регистров, пара прерываний… А на деле —...

Хабр
Azrael indrasonDec 17, 2024
Funny yeen man is broadcasting from orbit at ///  http://www.twitch.tv/azrael_indrason   /// doing Elite Dangerous titan hunting! Cocijo is outta be in a LOT of PAIN #EliteDangerous #axi
azrael_indrason - Twitch

more god of war aka dad of war aka BOY! simulator 2022 edition pt4

Twitch
amiloradovskyOct 7, 2024
for #SystemRDL and similar languages there are (synthesisable) register block generators, having #AXI or AXI Lite on one end and a bunch on signals corresponding to the fields on another
similar generated blocks for parsing and forming AXI Stream should be a thing as well, turning an octet stream into a structure together with a validity and no-longer-needed signals, or vice versa

#HDL #VHDL #SystemVerilog #Verilog #HLS
Stereophonica