En Verilog, on peut assigner un wire sans le déclarer au préalable !

// pas de déclaration du wire ici
assign nouveau_signal = a & b;

#verilog #flf #assign #wire

Au fait, Même si la couverture n'a pas changée, le livre «Digital Design with Chisel» en est déjà à sa 6ème édition depuis 2019.

https://www.amazon.fr/Digital-Design-Chisel-Martin-Schoeberl/dp/168933603X

C'est amazon (print) :(
Est-ce que c'est mieux que du bolloré ou lvmh ?

#chisel #flf #fpga #verilog #électronique #scala

Je vais bientôt sortir mon livre «Journal d'un prisonnier de Quartus» vous verrez ça aura une autre gueule !

#altera #quartus #horreur #flf #java #fpga

S'il vous plaît, faites nous des interfaces de configurations sous forme de fichiers texte.

Que je puisse tout configurer dans un fichier que je versionne proprement avec git et que je n'ai plus qu'à lancer un script pour générer les bitstream et autre fichiers de config.

J'en peu plus de ces clic-clic ultra-buggés en vieux java qui s'affichent mal et mettent des plombes à cocher/décocher.

Sans parler des messages d'erreurs obscures qui surgissent qu'au bout de 30 min de calcul !

#quartus #intel #vivado #amd #xilinx #fgpa #flf #liberté #vhdl #verilog #java #bitstream

Nous sommes en 2025 et Intel/Altera ne propose toujours pas de logiciel libres pour la simulation des projets Quartus (25.3) :(

Dommage.

#quartus #altera #questasim #vhdl #verilog #simulation #FPGA #flf #vcs #xcelium #rivierapro #intel