Vladimir SavićNice visualization!
emulsiV - Simulator for Virgule, a minimal processor based on the RISC-V architecture https://eseo-tech.github.io/emulsiV/ #RISCV #CPU
Zeljko Stevanovic 🐧@firusvg lepo, osim sto je meni riscV asembler stran kao da nikad nisam programirao u bilo kakvom asembleru...
@zsteva Isto, ponajviše zato što nikada nisam imao pod rukom neku RISC-V mašinu da zaronim i osetim kako radi.
@firusvg hee :) vidish ja sam bash malopre o tome isto razmisljao, ali fakat je, evo na stolu stoji esp32-c3 za koji sam nesto piskarao u vishe navrata, da nisam citao spec nebi imao pojma da nije arm nego riscV :) esp-idf instalira sve sto treba, i ako ne vidish negde dok builda da je pozvao riscv-gcc, nikakva razlika.
@zsteva Ja sam se mlatio sa ESP8266 pre 6-7-8 godina, uradio par prototipova nekih sokoćala, al' bukvalno nikad nisam koristio asembler. Mada, ESP8266 jeste RISC al' ne i RISC-V.
Sem sporadičnog izd*kavanja, hobija radi, u asembleru za Intelove 64bit CPU, cenim da sam asembler stvarno koristio poslednji put pre 30+ godina, programirajući i8051 MCU.
P.S. NIkada sebe nisam tako doživljavao, al' ja sam, zapravo, Java programer - statistički, najviše programa sam napisao u Javi ili za JVM. 😎
@zsteva Ah, da ... Od kada sam u penziji, mislim da nisam napisao ni 5 linija koda u Javi.