Me he apuntado a este curso de diseño de un RISC-V segmentado, para sintetizarlo en FPGA. Está enfocado como un reto. Me está gustando mucho 😀 Lo organizan RiscV International y Graz University of Technology

https://community.riscv.org/events/details
/risc-v-international-risc-v-academy-presents-community-challenge-with-hades-v/

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